2018-2022就读电子科技大学UESTC期间的各种实验报告和课程设计.zip
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Graduation Design/FPGA综合实验报告3.pdf 2.21MB - Graduation Design/实验七_基于FPGA的BPSK信号产生器设计/关于BPSK和QPSK.pdf 233.67KB
- Graduation Design/实验七_基于FPGA的BPSK信号产生器设计/实验七_基于FPGA的BPSK信号产生器设计(实验指导书).pdf 355.92KB
- Graduation Design/实验二 基于FPGA的时钟秒表/实验二_三_时钟及秒表设计(实验指导书).pdf 691.05KB
- Graduation Design/实验二 基于FPGA的时钟秒表/按键消抖.v 829B
- Graduation Design/实验二 基于FPGA的时钟秒表/课堂讨论作业.pptx 38.94KB
- Graduation Design/实验二 基于FPGA的时钟秒表/时钟所需文件/adjust_test.v 215B
- Graduation Design/实验二 基于FPGA的时钟秒表/时钟所需文件/auto_reset.v 492B
- Graduation Design/实验二 基于FPGA的时钟秒表/时钟所需文件/bin_dec.v 2.37KB
- Graduation Design/实验二 基于FPGA的时钟秒表/时钟所需文件/myclock.v 1.65KB
- Graduation Design/实验二 基于FPGA的时钟秒表/时钟所需文件/SEG7_LUT.v 708B
- Graduation Design/实验五_基于FPGA PN码序列产生器设计/PN_1023_gen_1.v 1.69KB
- Graduation Design/实验五_基于FPGA PN码序列产生器设计/实验五_基于FPGA PN码序列产生器设计(实验指导书).pdf 392.74KB
- Graduation Design/实验五_基于FPGA PN码序列产生器设计/扩频通信技术在通信中的研究.caj 1.06MB
- Graduation Design/实验六_基于FPGA的DDS设计/DDS相关.zip 19.62KB
- Graduation Design/实验六_基于FPGA的DDS设计/实验六_基于FPGA的DDS设计(实验指导书).pdf 498.86KB
- Graduation Design/实验六_基于FPGA的DDS设计/实验六_基于FPGA的DDS设计.pptx 927.14KB
- Graduation Design/实验六_基于FPGA的DDS设计/DDS相关/autoreset.v 492B
- Graduation Design/实验六_基于FPGA的DDS设计/DDS相关/DDS_ACC.v 327B
- Graduation Design/实验六_基于FPGA的DDS设计/DDS相关/romcos.bsf 2.06KB
- Graduation Design/实验六_基于FPGA的DDS设计/DDS相关/romcos.tdf 5.44KB
- Graduation Design/实验六_基于FPGA的DDS设计/DDS相关/romcos12x8.mif 56.08KB
- Graduation Design/实验六_基于FPGA的DDS设计/DDS相关/romsin12x8.mif 56.08KB
- Graduation Design/实验六_基于FPGA的DDS设计/DDS相关/sinrom.bsf 2.06KB
- Graduation Design/实验六_基于FPGA的DDS设计/DDS相关/sinrom.tdf 5.44KB
- Graduation Design/实验四 基于FPGA的LCD显示器/1602LCD使用说明书及模块代码C-免费下载.pdf 634.17KB
- Graduation Design/实验四 基于FPGA的LCD显示器/CFAH1602BTMCJP.pdf 237.79KB
- Graduation Design/实验四 基于FPGA的LCD显示器/LCD_Controller.v 1.01KB
- Graduation Design/实验四 基于FPGA的LCD显示器/LCD_TEST.v 3.08KB
- Graduation Design/实验四 基于FPGA的LCD显示器/LCD实验参考文件.zip 783.72KB
- Graduation Design/实验四 基于FPGA的LCD显示器/Reset_Delay.v 233B
- Graduation Design/实验四 基于FPGA的LCD显示器/实验四_基于FPGA的LCD显示系统设计(课程用实验指导书).pdf 824.93KB
- Graduation Design/实验四 基于FPGA的LCD显示器/实验四状态机及指令分析.pdf 585.1KB
资源介绍:
课程设计报告
FPGA 综合实验报告 3
周子涵 2018011218014
一、题目需求分析
利用 Verilog 语言编程，在 FPGA 中产生两路伪随机码，通过改变其中一路
伪 随机码的初相，验证 PN 码的特性，体会直接序列扩频通信系统的基本特
点。
利用 Verilog 语言、在 Quartus 软件中，使用 LPM 模块、IPcore 等模块，在
FPGA 中设计一种数字频率直接合成器。可以通过改变 DDS 的初值，改变系统
时钟得到 工程需要的不同频率信号源。利用 SignalTap 验证 DDS 生成的信号频
率，并将之与 sin 表的查找表文件比较。
调整 PLL 分倍频系数，生成合适的时钟频率，分别用 IPcore 和自编模块设
计 DDS，产生 25MHz 的单频信号。设计 PN 码模块，产生 Gold 码序列（Gold
码序列 的生成多项式、初相参考实验五内容）。设计模拟串行信号产生模块，
将此串行 信号用 PN 码扩频。应用 BPSK 调制原理，将扩频后的串行信号调制
在 25MHz 的载 波上。
二、顶层设计
PN 码及 DDS 的设计如下图：
首先生成时钟和上电复位模块，生成一个 PN 码序列，然后构建一个新的 PN 码
序列，将两者进行模 2 加，得到 gold 码序列，复制一个 gold 码序列，修改初
相，将两者进行异或，生成相位累加器和波型存储器，截取相位累加器的高 12
位作为波形存储器的查表地址位。
BPSK 的设计如下图：
首先生成时钟和上电复位模块，在 PN 码和 DDS 的基础上，用 T 触发器产生
0,1 序列作为调制信息，产生任意串行时钟信号，将 gold 码与调制信息模二
加，在相位累加器、sin 表、cos 表模块中，利用调制信号改变查找 表的地址
信号最高位，实现相位调整，也可以实现 BPSK 信号调制。
三、实验原理
PN 码：
DDS：
